制作FPGA电子琴

硬禾学堂|Hard grace|

2022-09-06 09:00:55 0

基本功能：

存储一段音乐，并可以进行音乐播放，
可以自己通过板上的按键进行弹奏，支持两个按键同时按下（和弦）并且声音不能失真，板上的按键只有13个，可以通过有上方的“上“、”下”两个按键对音程进行扩展
使用扬声器进行播放时，输出的音调信号除了对应于该音调的单频正弦波外，还必须包含至少一个谐波分量
音乐的播放支持两种方式，这两种方式可以通过开关进行切换：

* 当开关切换到蜂鸣器端，可以通过蜂鸣器来进行音乐播放

* 当开关切换到扬声器端，可以通过模拟扬声器来进行音乐播放，每个音符都必须包含基频 + 至少一个谐波分量

项目环境：

Lattice Diamond v3.12: Diamond集成开发系统是Lattice*先进的设计和实现工具
Apio v0.8.1: 开放 FPGA 板的开源生态系统
VS code v1.60.0: 微软开发的跨平台源代码编辑器
Python v3.8: 是一种广泛使用的解释型、*编程、通用型编程语言,Python的设计哲学强调代码的可读性和简洁的语法. 用于dds信号rom的生成, 以及音乐音符rom的生成
Pycharm 2021: Python IDE

硬件：

小脚丫FPGA核心板
硬禾电子琴套件

系统框图：

分析蜂鸣器和模拟喇叭的差别

使用信号的格式不同：

蜂鸣器使用的是对应频率的方波信号
扬声器使用1bit DAC 调制好的的模拟信号

信号需要时钟的不同:

蜂鸣器直接使用对应信号的频率
扬声器需要的频率需要更高的频率去查表

用蜂鸣器和模拟喇叭的实现方法差别以及音效差别分析

蜂鸣器: 蜂鸣器使用的是方波信号, 声音比较刺耳.
扬声器: 使用的是正弦波或者, 或者是带谐波的正弦波, 声音会比较和谐.

模拟放大电路的仿真及分析

一. 主要代码片段及说明

1. 带谐波的按键音频生成

运用DDS的方案, 使用Python预先生成的带谐波分量的一个周期的音频采样素材, 预先存储在LUT表中. 根据指定音频率的phase信号, 读取即可产生对应音符频率的信号.
注意, 音频信号的必须为带正负值的音频信号, 不可全部为正值的, 否则音频叠加时会出现失真的情况

1.1. 使用Python生成DDS LUT表:

import pandas as pd
from scipy import signal
import matplotlib.pyplot as plt


plt.figure()
width_max = 64
t = np.linspace(-1, 1, 64, endpoint=False)
# 生成1个周期,长度为64的时间序列
sig = np.sin(1 * np.pi * t)
sig2 = np.sin(4 * np.pi * t)*0.25




# 混合两个函数
sig = sig+1
sig2 = sig2+1
sig_mix = sig+sig2
# sig_mix = sig_mix
plt.plot(t, sig)
plt.plot(t, sig2)
plt.plot(t, sig_mix)

# 生成查找表


def gen_mem_signed_bin(value):
    # 生成多端口ram的查找表
    x = value
    x = int(x)
    x = "{:010b}".format(int(bin(x & 0b1111111111), 2))
    text = "{}".format(x)
    return x

sig_mix_up = sig_mix
sig_mix_up_max9bit = sig_mix_up*511/sig_mix_up.max()
plt.plot(sig_mix_up_max9bit)

text = (list(map(gen_mem,enumerate(y))))

输出内容:

mem[0]= 10'd0; mem[1]= -10'd1; mem[2]= -10'd7; mem[3]= -10'd25; mem[4]= -10'd57; mem[5]= -10'd103; mem[6]= -10'd162; mem[7]= -10'd231; mem[8]= -10'd304; mem[9]= -10'd373; mem[10]= -10'd433; mem[11]= -10'd478; mem[12]= -10'd504; mem[13]= -10'd511; mem[14]= -10'd497; mem[15]= -10'd469; mem[16]= -10'd430; mem[17]= -10'd386; mem[18]= -10'd345; mem[19]= -10'd312; mem[20]= -10'd289; mem[21]= -10'd280; mem[22]= -10'd281; mem[23]= -10'd291; mem[24]= -10'd304; mem[25]= -10'd314; mem[26]= -10'd315; mem[27]= -10'd302; mem[28]= -10'd272; mem[29]= -10'd224; mem[30]= -10'd159; mem[31]= -10'd83; mem[32]= 10'd0; mem[33]= 10'd83; mem[34]= 10'd159; mem[35]= 10'd224; mem[36]= 10'd272; mem[37]= 10'd302; mem[38]= 10'd315; mem[39]= 10'd314; mem[40]= 10'd304; mem[41]= 10'd291; mem[42]= 10'd281; mem[43]= 10'd280; mem[44]= 10'd289; mem[45]= 10'd312; mem[46]= 10'd345; mem[47]= 10'd386; mem[48]= 10'd430; mem[49]= 10'd469; mem[50]= 10'd497; mem[51]= 10'd511; mem[52]= 10'd504; mem[53]= 10'd478; mem[54]= 10'd433; mem[55]= 10'd373; mem[56]= 10'd304; mem[57]= 10'd231; mem[58]= 10'd162; mem[59]= 10'd103; mem[60]= 10'd57; mem[61]= 10'd25; mem[62]= 10'd7; mem[63]= 10'd1; In[40]:

波形:

1.2. 更多音频谐波组合:

通过调整相加的sin/cos信号的组合, 可以获得不同音色的信号. 这里可以使用这个网站进行组合的选择, 获得自己比较心仪的组合类型再通过Python进行实现, 这里我使用提琴音色.

https://meettechniek.info/additional/additive-synthesis.html

sig = np.sin(1 * np.pi * t) *0.995
sig2 = np.cos(2* np.pi * t) * 0.940
sig3 = np.sin(3 * np.pi * t) *0.425
sig4 = np.cos(4 * np.pi * t) *0.480
sig6 = np.cos(6 * np.pi * t) *0.365
sig7 = np.sin(7 * np.pi * t) *0.040
sig8 = np.cos(8 * np.pi * t) *0.085
sig10 = np.sin(10 * np.pi * t) *0.090


# 混合所有函数
sig_mix = sig+sig2+sig3+sig4+sig6+sig7+sig8+sig10

1.3 Verilog ds_memory
使用分时复用的思想, 通过多端口的方式可以节省LUT表的使用量, 分别检查不同按键产生的phase读取不同位置的LUT表, 达到生成波形的目的.

reg signed [data_0_WIDTH-1:0] mem [0:RAM_DEPTH-1];reg signed [data_0_WIDTH-1:0] data_out[note_WIDTH-1:0]; assign data = data_out;
 
 //initialization
 // synopsys_translate_offinitial beginmem[0]= 10'd0;mem[1]= -10'd1;mem[2]= -10'd7;mem[3]= -10'd25;mem[4]= -10'd57;mem[5]= -10'd103;mem[6]= -10'd162;mem[7]= -10'd231;mem[8]= -10'd304;mem[9]= -10'd373;mem[10]= -10'd433;mem[11]= -10'd478;mem[12]= -10'd504;mem[13]= -10'd511;mem[14]= -10'd497;mem[15]= -10'd469;mem[16]= -10'd430;mem[17]= -10'd386;mem[18]= -10'd345;mem[19]= -10'd312;mem[20]= -10'd289;mem[21]= -10'd280;mem[22]= -10'd281;mem[23]= -10'd291;mem[24]= -10'd304;mem[25]= -10'd314;mem[26]= -10'd315;mem[27]= -10'd302;mem[28]= -10'd272;mem[29]= -10'd224;mem[30]= -10'd159;mem[31]= -10'd83;mem[32]= 10'd0;mem[33]= 10'd83;mem[34]= 10'd159;mem[35]= 10'd224;mem[36]= 10'd272;mem[37]= 10'd302;mem[38]= 10'd315;mem[39]= 10'd314;mem[40]= 10'd304;mem[41]= 10'd291;mem[42]= 10'd281;mem[43]= 10'd280;mem[44]= 10'd289;mem[45]= 10'd312;mem[46]= 10'd345;mem[47]= 10'd386;mem[48]= 10'd430;mem[49]= 10'd469;mem[50]= 10'd497;mem[51]= 10'd511;mem[52]= 10'd504;mem[53]= 10'd478;mem[54]= 10'd433;mem[55]= 10'd373;mem[56]= 10'd304;mem[57]= 10'd231;mem[58]= 10'd162;mem[59]= 10'd103;mem[60]= 10'd57;mem[61]= 10'd25;mem[62]= 10'd7;mem[63]= 10'd1;endinteger i;always @ (posedge clk)begin 
  for (i = 0; i<note_WIDTH; i=i+1) begin
    if (phase[i][6]!=0) 
      data_out[i] = mem[phase[i][5:0]]; 
    else if (phase[i] == 0)
      data_out[i] = mem[phase[i][5:0]]; 
    else 
      data_out[i] = -1*(mem[~phase[i][5:0]]); 
  endend

2. 多按键和弦生成
这一部分思路的如下, 1. 每个按键使用不同的频率生成器 2. 不同产生不同平吕的phase, 进入到ds_memory中控制波形的生成

2.1 phase生成

module sin_freq #(
    parameter count = 603
    //输入计数值*输入频率/128) (
    input clk,
    input key,
    output wire [6:0] pahse_out);wire clk_phase;clock_divider #(.DIVISOR(count)) u_clock_divider (
    .clock_in(clk),
    .clock_out(clk_phase));reg  [6:0] phase;assign pahse_out = phase;always @(posedge clk_phase ) begin
    if (!key) begin
        phase <= phase+1;    
    end else begin
        phase <= 0;
    endendendmodule

2.2 每一个按键指定不同分频系数

分频系数计算

sin_freq #( .count(1433)) U_sin_0 ( .key(key_out[0]), .clk(clk), .pahse_out(phase[0]) );sin_freq #( .count(1352)) U_sin_1 ( .key(key_out[1]), .clk(clk), .pahse_out(phase[1]) );sin_freq #( .count(1276)) U_sin_2 ( .key(key_out[2]), .clk(clk), .pahse_out(phase[2]) );sin_freq #( .count(1205)) U_sin_3 ( .key(key_out[3]), .clk(clk), .pahse_out(phase[3]) );sin_freq #( .count(1137)) U_sin_4 ( .key(key_out[4]), .clk(clk), .pahse_out(phase[4]) );sin_freq #( .count(1073)) U_sin_5 ( .key(key_out[5]), .clk(clk), .pahse_out(phase[5]) );sin_freq #( .count(1013)) U_sin_6 ( .key(key_out[6]), .clk(clk), .pahse_out(phase[6]) );sin_freq #( .count(956)) U_sin_7 ( .key(key_out[7]), .clk(clk), .pahse_out(phase[7]) );sin_freq #( .count(902)) U_sin_8 ( .key(key_out[8]), .clk(clk), .pahse_out(phase[8]) );sin_freq #( .count(852)) U_sin_9 ( .key(key_out[9]), .clk(clk), .pahse_out(phase[9]) );sin_freq #( .count(804)) U_sin_10 ( .key(key_out[10]), .clk(clk), .pahse_out(phase[10]) );sin_freq #( .count(759)) U_sin_11 ( .key(key_out[11]), .clk(clk), .pahse_out(phase[11]) );sin_freq #( .count(716)) U_sin_12 ( .key(key_out[12]), .clk(clk), .pahse_out(phase[12]) );sin_freq #( .count(676)) U_sin_13 ( .key(key_out[13]), .clk(clk), .pahse_out(phase[13]) );sin_freq #( .count(638)) U_sin_14 ( .key(key_out[14]), .clk(clk), .pahse_out(phase[14]) );sin_freq #( .count(602)) U_sin_15 ( .key(key_out[15]), .clk(clk), .pahse_out(phase[15]) );sin_freq #( .count(568)) U_sin_16 ( .key(key_out[16]), .clk(clk), .pahse_out(phase[16]) );sin_freq #( .count(536)) U_sin_17 ( .key(key_out[17]), .clk(clk), .pahse_out(phase[17]) );sin_freq #( .count(506)) U_sin_18 ( .key(key_out[18]), .clk(clk), .pahse_out(phase[18]) );sin_freq #( .count(478)) U_sin_19 ( .key(key_out[19]), .clk(clk), .pahse_out(phase[19]) );sin_freq #( .count(451)) U_sin_20 ( .key(key_out[20]), .clk(clk), .pahse_out(phase[20]) );sin_freq #( .count(426)) U_sin_21 ( .key(key_out[21]), .clk(clk), .pahse_out(phase[21]) );sin_freq #( .count(402)) U_sin_22 ( .key(key_out[22]), .clk(clk), .pahse_out(phase[22]) );sin_freq #( .count(379)) U_sin_23 ( .key(key_out[23]), .clk(clk), .pahse_out(phase[23]) );sin_freq #( .count(358)) U_sin_24 ( .key(key_out[24]), .clk(clk), .pahse_out(phase[24]) );sin_freq #( .count(338)) U_sin_25 ( .key(key_out[25]), .clk(clk), .pahse_out(phase[25]) );sin_freq #( .count(319)) U_sin_26 ( .key(key_out[26]), .clk(clk), .pahse_out(phase[26]) );sin_freq #( .count(301)) U_sin_27 ( .key(key_out[27]), .clk(clk), .pahse_out(phase[27]) );sin_freq #( .count(284)) U_sin_28 ( .key(key_out[28]), .clk(clk), .pahse_out(phase[28]) );sin_freq #( .count(268)) U_sin_29 ( .key(key_out[29]), .clk(clk), .pahse_out(phase[29]) );sin_freq #( .count(253)) U_sin_30 ( .key(key_out[30]), .clk(clk), .pahse_out(phase[30]) );sin_freq #( .count(239)) U_sin_31 ( .key(key_out[31]), .clk(clk), .pahse_out(phase[31]) );sin_freq #( .count(225)) U_sin_32 ( .key(key_out[32]), .clk(clk), .pahse_out(phase[32]) );sin_freq #( .count(213)) U_sin_33 ( .key(key_out[33]), .clk(clk), .pahse_out(phase[33]) );sin_freq #( .count(201)) U_sin_34 ( .key(key_out[34]), .clk(clk), .pahse_out(phase[34]) );sin_freq #( .count(189)) U_sin_35 ( .key(key_out[35]), .clk(clk), .pahse_out(phase[35]) );sin_freq #( .count(179)) U_sin_36 ( .key(key_out[36]), .clk(clk), .pahse_out(phase[36]) );sin_freq #( .count(169)) U_sin_37 ( .key(key_out[37]), .clk(clk), .pahse_out(phase[37]) );sin_freq #( .count(159)) U_sin_38 ( .key(key_out[38]), .clk(clk), .pahse_out(phase[38]) );sin_freq #( .count(150)) U_sin_39 ( .key(key_out[39]), .clk(clk), .pahse_out(phase[39]) );sin_freq #( .count(142)) U_sin_40 ( .key(key_out[40]), .clk(clk), .pahse_out(phase[40]) );sin_freq #( .count(134)) U_sin_41 ( .key(key_out[41]), .clk(clk), .pahse_out(phase[41]) );sin_freq #( .count(126)) U_sin_42 ( .key(key_out[42]), .clk(clk), .pahse_out(phase[42]) );sin_freq #( .count(119)) U_sin_43 ( .key(key_out[43]), .clk(clk), .pahse_out(phase[43]) );sin_freq #( .count(112)) U_sin_44 ( .key(key_out[44]), .clk(clk), .pahse_out(phase[44]) );sin_freq #( .count(106)) U_sin_45 ( .key(key_out[45]), .clk(clk), .pahse_out(phase[45]) );sin_freq #( .count(100)) U_sin_46 ( .key(key_out[46]), .clk(clk), .pahse_out(phase[46]) );sin_freq #( .count(94)) U_sin_47 ( .key(key_out[47]), .clk(clk), .pahse_out(phase[47]) );sin_freq #( .count(89)) U_sin_48 ( .key(key_out[48]), .clk(clk), .pahse_out(phase[48]) );

2.3 通过数值相加的方法把多个声音信号相加, *后通过deltasigma将信号调制为PWM信号

always @(posedge clk) begin
    sin_out_mix1 = 0;
  for (index_note = 1; index_note<note_WIDTH; index_note++ ) begin
        sin_out_mix1 = sin_out_mix1+sin_out[index_note];
    endenddsa_single #(.dac_bw(14)) u_deltasigma1(
    .din_unsign(sin_out_mix1),
    .dout(pwm_out[0]),
    .clk(clk),
    .rst_n(rst));

3. PWM信号调制

module dsa_single #(
	parameter dac_bw = 10)(

	input	wire				clk,
	input	wire				rst_n,
	input	wire	[dac_bw-1 : 0]	din_unsign,
	output	wire				dout);
	
    wire [dac_bw-1:0] din;
    // assign din = (din_unsign>>1)- (2**(dac_bw - 1));
    assign din = din_unsign + 10'b1111111111;
	localparam bw_ext = 2;
	localparam bw_tot = dac_bw + bw_ext;
	
	reg						dout_r;
	reg						dac_dout;
	
	reg signed		[bw_tot-1 : 0]	DAC_acc_1st;
	
	wire signed		[bw_tot-1 : 0]	max_val = (2**(dac_bw - 1) - 1);
	wire signed		[bw_tot-1 : 0]	min_val = -(2**(dac_bw - 1));
	wire signed		[bw_tot-1 : 0]	dac_val = (!dout_r) ? max_val : min_val;
	
	wire signed		[bw_tot-1 : 0]	in_ext = {{bw_ext{din[dac_bw - 1]}}, din};
	wire signed		[bw_tot-1 : 0]	delta_s0_c0 = in_ext + dac_val;
	wire signed		[bw_tot-1 : 0]	delta_s0_c1 = DAC_acc_1st + delta_s0_c0;

	always@(posedge clk)begin
		if(!rst_n)begin
			DAC_acc_1st <= 'd0;
		end else begin
			DAC_acc_1st <= delta_s0_c1;
		end
	end
	
	always@(posedge clk)begin
		if(!rst_n)begin
			dout_r		<= 1'b0;
			dac_dout	<= 1'b0;
		end else begin
			dout_r		<= delta_s0_c1[bw_tot-1];
			dac_dout	<= ~dout_r;
		end
	end
	
	assign dout = dout_r;
	endmodule

4. 音符生成

通过使用在线工具将midi转换为文本信息, 接着通过python将文本信息处理为音符按键的二进制文件, 通过diamond的RAM IP核将二进制文件导入到项目中

text = """0 D5 2 43 0.6299212574958801;0 D6 2 43 0.6299212574958801;2 F5 2 43 0.6299212574958801;2 F6 2 43 0.6299212574958801;4 G5 3 43 0.6299212574958801;4 G6 3 43 0.6299212574958801;7 D#5 3 43 0.6299212574958801;7 D#6 3 43 0.6299212574958801;10 D5 2 43 0.6299212574958801;10 D6 2 43 0.6299212574958801;12 C5 2 43 0.6299212574958801;12 C6 2 43 0.6299212574958801;14 A#4 2 43 0.6299212574958801;14 A#5 2 43 0.6299212574958801;16 C5 2 43 0.6299212574958801;16 C6 2 43 0.6299212574958801;18 G6 2 43 0.6299212574958801;20 A5 2 43 0.6299212574958801;20 F6 2 43 0.6299212574958801;22 G6 1 43 0.6299212574958801;23 C6 2 43 0.6299212574958801;23 D6 2 43 0.6299212574958801;25 A#5 1 43 0.6299212574958801;26 C6 2 43 0.6299212574958801;28 D5 4 43 0.6299212574958801;28 F5 4 43 0.6299212574958801;28 A#5 4 43 0.6299212574958801;32 G4 2 43 0.6299212574958801;32 G5 2 43 0.6299212574958801;34 A#4 2 43 0.6299212574958801;34 A#5 2 43 0.6299212574958801;36 C5 3 43 0.6299212574958801;36 C6 3 43 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G#4 2 43 0.7559055089950562;2134 G#4 2 43 0.7559055089950562;2134 C5 2 43 0.7559055089950562;2136 G#4 2 43 0.7559055089950562;2138 G#4 2 43 0.7559055089950562;2138 C5 2 43 0.7559055089950562;2140 G4 2 43 0.7559055089950562;2140 G4 2 43 0.7559055089950562;2142 B4 2 43 0.7559055089950562;2142 D5 2 43 0.7559055089950562;2144 G4 2 43 0.7559055089950562;2146 B4 2 43 0.7559055089950562;2146 D5 2 43 0.7559055089950562;2148 C5 2 43 0.7559055089950562;2148 C5 2 43 0.7559055089950562;2150 C5 2 43 0.7559055089950562;2150 D#5 2 43 0.7559055089950562;2152 C5 2 43 0.7559055089950562;2154 C5 2 43 0.7559055089950562;2154 D#5 2 43 0.7559055089950562;2156 C#4 2 43 0.7559055089950562;2158 C#4 2 43 0.7559055089950562;2160 D#4 2 43 0.7559055089950562;2160 D#5 2 43 0.7559055089950562;2162 A#4 2 43 0.7559055089950562;2164 G#4 2 43 0.7559055089950562;2164 G#4 2 43 0.7559055089950562;2166 G#4 2 43 0.7559055089950562;2166 C5 2 43 0.7559055089950562;2168 G#4 2 43 0.7559055089950562;2170 G#4 2 43 0.7559055089950562;2170 C5 2 43 0.7559055089950562;2172 A#4 2 43 0.7559055089950562;2172 A#4 2 43 0.7559055089950562;2174 A#4 2 43 0.7559055089950562;2174 D5 2 43 0.7559055089950562;2176 A#4 2 43 0.7559055089950562;2178 A#4 2 43 0.7559055089950562;2178 D5 2 43 0.7559055089950562;2180 B4 2 43 0.7559055089950562;2180 B4 2 43 0.7559055089950562;2182 D#5 2 43 0.7559055089950562;2184 B4 2 43 0.7559055089950562;2186 B4 2 43 0.7559055089950562;2186 D5 2 43 0.7559055089950562;2188 C5 2 43 0.7559055089950562;2188 C5 2 43 0.7559055089950562;2190 C5 2 43 0.7559055089950562;2190 D#5 2 43 0.7559055089950562;2192 C5 2 43 0.7559055089950562;2194 C5 2 43 0.7559055089950562;2194 D#5 2 43 0.7559055089950562;2196 G#4 2 43 0.7559055089950562;2196 G#4 2 43 0.7559055089950562;2198 G#4 2 43 0.7559055089950562;2198 C5 2 43 0.7559055089950562;2200 G#4 2 43 0.7559055089950562;2202 G#4 2 43 0.7559055089950562;2202 C5 2 43 0.7559055089950562;2204 G4 4 43 0.7559055089950562;2204 G4 4 43 0.7559055089950562;2208 G4 2 43 0.7559055089950562;2210 D4 2 43 0.7559055089950562;2210 G4 2 43 0.7559055089950562;2212 C5 4 43 0.7559055089950562;2212 C5 4 43 0.7559055089950562;118 F5 2 43 0.6299212574958801;120 F5 4 43 0.6299212574958801;123 D5 1 43 0.6299212574958801;335 A4 1 43 0.7559055089950562;342 A4 1 43 0.7559055089950562;346 A4 1 43 0.7559055089950562;302.6700134277344 G4 1 43 0.7559055089950562;303.3299865722656 A4 1 43 0.7559055089950562;664 D4 2 43;1036 F4 2 43;628 D6 2 43;628 A5 3 43;631 A5 3 43;628 F#5 4 43;631.75 F#5 2.25 43;634 G4 2 43;633 A4 1 43;631 A4 1 43;1634 D6 2 43;1634 A5 4 43;2220 C5 3 43;2220 D#4 3 43;2223 G4 3 43;2220 G4 3 43;2223 C5 3 43;2223 D#4 3 43;2226 C5 18 43;2226 D#4 18 43;2226 G4 18 43;2223 C7 1 43;2223 G6 1 43;2223 D#6 1 43;2226 C7 1 43;2226 A#6 1 43;2226 G6 1 43;2226 D#6 1 43;1870 A#5 2 43 0.6299212574958801;1872 C6 2 43 0.6299212574958801;1874 G6 2 43 0.6299212574958801;1876 C6 2 43 0.6299212574958801;1876 F6 2 43 0.6299212574958801;1878 G6 1 43 0.6299212574958801;1879 C6 1 43 0.6299212574958801;1879.56005859375 D6 1 43 0.6299212574958801;1879.56005859375 F6 1 43 0.6299212574958801;1881 A#5 1 43 0.6299212574958801;1882 C6 2 43 0.6299212574958801;1884 A#5 4 43 0.6299212574958801;2163 A#5 1 43 0.7559055089950562;2163 A#6 1 43 0.7559055089950562;2179 D6 1 43 0.7559055089950562;2195 A#5 1 43 0.7559055089950562;2214 A#4 1 43 0.7559055089950562;2215 C5 1 43 0.7559055089950562;2216 D#5 1 43 0.7559055089950562;2217 F5 1 43 0.7559055089950562;2218 G5 1 43 0.7559055089950562;2219 C6 1 43 0.7559055089950562;2220 D#5 1 43 0.9055117964744568;2220 G5 1 43 0.9055117964744568;2220 A#5 1 43 0.9055117964744568;2223 C6 1 43;2223 G5 1 43;2223 D#5 1 43;2226 D#6 1 43;2226 A#5 1 43;2226 G5 1 43;2226 D#5 1 43;1646 A5 1 43 0.5039370059967041;1647 A#5 1 43 0.5039370059967041;1648 A5 2 43 0.5039370059967041;1650 F6 2 43 0.5039370059967041;1764 D4 2 43 0.7559055089950562;1764 D4 2 43 0.7559055089950562;1766 D4 2 43 0.7559055089950562;1766 D4 2 43 0.7559055089950562;1768 D4 2 43 0.7559055089950562;1768 D4 2 43 0.7559055089950562;1770 D4 2 43 0.7559055089950562;1770 D4 2 43 0.7559055089950562;1772 D4 2 43 0.7559055089950562;1772 D4 2 43 0.7559055089950562;1774 C#4 2 43 0.7559055089950562;1774 C#4 2 43 0.7559055089950562;1966 A#5 2 43 0.7559055089950562;2068 D#4 2 43 0.7559055089950562;2072 D#4 4 43 0.7559055089950562;2072 D#4 4 43 0.7559055089950562;2076 C#4 4 43 0.7559055089950562;2080 D#4 4 43 0.7559055089950562;2151 A#5 3 43 0.7559055089950562;1906 G6 2 43 0.7559055089950562;1908 F#6 4 43 0.7559055089950562;1894 G4 2 43 0.7559055089950562;1906 G4 2 43 0.7559055089950562;1902 G4 2 43 0.7559055089950562;1898 G4 2 43 0.7559055089950562;1788 A6 2 43;2040 G6 2 43;2036 A#6 1 43 0.7559055089950562"""

text_note = """C
C#
D
D#
E
F
F#
G
G#
A
A#
B"""
note_list3 = [i+'3' for i in text_note.split("
")]
note_list4 = [i+'4' for i in text_note.split("
")]
note_list5 = [i+'5' for i in text_note.split("
")]
note_list6 = [i+'6' for i in text_note.split("
")]
# note_list7 = [i+'7' for i in text_note.split("
")]
note_list_full = note_list3+note_list4+note_list5+note_list6+['C7']
note_list_full_dic = dict([note,i] for i,note in enumerate(note_list_full))
key_number = len(note_list_full)

import pandas as pd
l = [i.split(" ") for i in text.split(";")]
df = pd.DataFrame(l)
df[0] = df[0].apply(lambda x:int(float(x)) )
print(df)

df_full = pd.DataFrame([{"bin":[0 for j in range(key_number)]} for i in range(1500)])

print(len(df_full.iloc[0,0]))
for i,l in df.iterrows():
    start = int(float(l[0]))
    end = start+int(float(l[2]))
    if l[1] not in note_list_full_dic.keys():
        print(l[1])
        continue
    index = note_list_full_dic[l[1]]
    # print(str(l))


    for j in range(start,end+1):
        if j >= 1500:
            break
        df_full.iloc[j,0][index] = 1

df_full['bin'].apply(lambda x:x.reverse())
df_full['bin'] = df_full['bin'].apply(lambda x:"".join([str(i) for i in list(x)]))
df_full.to_csv("music_49_yoru.mem",index=0,header=0)

二. 运行现象

开机会自动播放音乐
按键盘上的上键, 可以使用C3-C4的音符
按键盘上的下键, 可以使用C4-C5的音符

1. 编译日志

只用了67%的Luts

Design Summary:
   Number of registers:   1586 out of  4635 (34%)
      PFU registers:         1573 out of  4320 (36%)
      PIO registers:           13 out of   315 (4%)
   Number of SLICEs:      1447 out of  2160 (67%)
      SLICEs as Logic/ROM:   1447 out of  2160 (67%)
      SLICEs as RAM:            0 out of  1620 (0%)
      SLICEs as Carry:        725 out of  2160 (34%)
   Number of LUT4s:        2808 out of  4320 (65%)
      Number used as logic LUTs:        1358
      Number used as distributed RAM:     0
      Number used as ripple logic:      1450
      Number used as shift registers:     0
   Number of PIO sites used: 19 + 4(JTAG) out of 105 (22%)
   Number of block RAMs:  9 out of 10 (90%)
   Number of GSRs:        1 out of 1 (100%)
   EFB used :        No
   JTAG used :       No
   Readback used :   No
   Oscillator used : No
   Startup used :    No
   POR :             On
   Bandgap :         On
   Number of Power Controller:  0 out of 1 (0%)
   Number of Dynamic Bank Controller (BCINRD):  0 out of 6 (0%)
   Number of Dynamic Bank Controller (BCLVDSO):  0 out of 1 (0%)
   Number of DCCA:  0 out of 8 (0%)
   Number of DCMA:  0 out of 2 (0%)
   Number of PLLs:  0 out of 2 (0%)
   Number of DQSDLLs:  0 out of 2 (0%)
   Number of CLKDIVC:  0 out of 4 (0%)
   Number of ECLKSYNCA:  0 out of 4 (0%)
   Number of ECLKBRIDGECS:  0 out of 2 (0%)
   Notes:-
      1. Total number of LUT4s = (Number of logic LUT4s) + 2*(Number of distributed RAMs) + 2*(Number of ripple logic)
      2. Number of logic LUT4s does not include count of distributed RAM and ripple logic.
   Number of clocks:  52
     Net clk_c: 712 loads, 712 rising, 0 falling (Driver: PIO clk )
     Net u_kmod.clk_200hz: 26 loads, 6 rising, 20 falling (Driver: u_kmod/u_clock_divider/clock_out )
     Net u_key_map/U_note_list/clk_phase: 6 loads, 6 rising, 0 falling (Driver: u_key_map/U_note_list/u_clock_divider/clock_out )
     Net u_kmod/row_4_i: 4 loads, 4 LSLICEs
     Net u_kmod/c_state_6_d: 4 loads, 4 LSLICEs
     Net u_kmod/c_state_d[2]: 4 loads, 4 LSLICEs
   Number of local set/reset loads for net rst_c merged into GSR:  39
   Number of LSRs:  102

3. 开发板运行情况

4. 遇到的问题

1. 和声爆音

*个版本和声会出现爆音的情况, 在研究了多个开源项目之后, 发现许多开源项目都是使用正负数同时存在的数字信号, 使用了之后确实改善了爆音的问题

2. 音符太多导致使用Lut使用量激增

因为设计是每一个音符都需要一个独立的dds查找表, 这样即使使用26个音符也会消耗80%的Lut资源,.

我的*个想法是使用block ram, 但是每次调用block ram都会使用一块完整的block ram, 这样26个音符就要使用26块ram, 开发板上面只有10个. 而且这样即使真的用上了感觉也是浪费空间.

在群友的提示下想到多端口ram的方法, 利用分时复用的思想, 设置10位的计数器, 利用12M的系统时钟, 每次为一个按键查找对应的信号值, 其他按键保持之前的信号, 这样就可以分别为不同的按键查找值. 成功解决问题

3. Synplify的使用

有时候会遇到port unconnected的问题, 以及综合后使用资源和设计有出入的情况. 原因是综合过程中软件会优化设计, 将一些多余的资源删除掉, 抑或是对对某些语句的理解和实际综合的过程不相符. 这个时候可以使用Synplify查看综合后实际的连接情况, 通过检查实际的逻辑连接的情况就可以很轻松地排查出问题

4. System Verilog的使用

System Verilog相对与Verilog会由更多的优化, 某些情况下可以大幅减少资源的使用. 缺点是: 1. 优化的过程可能会引入BUG. 2. 从学习的角度来说, 我们应该学习如果优化代码达到减少资源占用的效果, 不能过度依赖System Verilog

5. 开源工具apio的使用

Diamond的ModelSim在使用的过程中花费的时间比较多, 可以尝试使用开源工具apio进行软件调试, 速度会快很多, 缺点是无法使用System Verilog以及IP核

6. 软硬件结合

在很多情况下, 想要硬件直接做一些操作会花费功夫核资源, 比如midi文件的解析, 重复模块的调用. 这个时候我们可以借助一些简单的软件语言帮我们生成, 会事半功倍. 比如这次49个琴键module的定义, 我就使用了Python生成了Verilog. 解放生产力!!!

7. 分模块调试

如果每次修改核调试都需要综合整个项目的文件, 必然降低我们调试的速度. 这个时候我们可以使用单元测试的思想, 将不同功能的模块放在不同的子文件夹里面, 单独建立diamond进行综合/仿真. 加快调试速度.

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