电源回路 电源回路是主板中的一个重要组成部分，其作用是对主机电源输送过来的电流进行电压的转换，将电压变换至CPU所能接受的内核电压值，使CPU正常工作，以及对主机电源输送过来的电流进行整形和过滤，滤除各种杂波和干扰信号以保证电脑的稳定工作，但在高负载环境下也可能因电感等元件过热而失效。电源回路的主要部分一般都位于主板CPU插槽附近，但在Intel Haswell平台上，调压模块VRM被集成到了CPU内部，称为FIVR（全集成式电压调节模块）。在服务器领域，VRM常以子卡形式存在，支持Phase冗余设计以提高可靠性。是电源内部回路和外部负载回路的两种电路系统，电源的负载电路可视其为电源回路中的等效电阻，也可以认为是交直流供电电源内外部电路回路中的附加系统。 在计算机硬件中，电源回路常指主板上的供电模块，负责对主机电源输送的电流进行电压转换和滤波，以确保CPU等关键部件的稳定工作。 随着技术发展，如Intel Haswell处理器集成的FIVR（全集成式电压调节模块）将多个电压调节模块整合到CPU内部，简化了主板供电设计并提高了效率。 发展历程：CPU供电模块（VRM）的技术持续演进，其中2013年Intel推出Haswell架构及FIVR（全集成式电压调节模块）技术是一个关键节点。在Haswell之前，整个处理器的VR模块可以分为Core VR、Graphics VR、PLL VR、System Agent VR及IO VR，这五个VR模块再加上Memory内存VR都是位于主板上的；而Haswell将前面5个VR模块整合成一个，并且集成到了CPU内部，主板上只留下Memory VR模块，这个集成式的VR模块叫做FIVR（全集成式电压调节模块）。FIVR带来了更精细的电压控制（其电压波纹仅2mV）、更高的转换效率（峰值可达82%），并显著简化了主板供电电路的设计。FIVR代表的是未来，更精确精细化的供电控制可以让Intel更好地调控CPU核心或者整个处理器的功耗与发热。 分类与规格：电源回路可根据技术原理和供电对象进行分类。技术原理主要分为线性电源供电和开关电源供电；按供电对象则可分为CPU供电、内存供电、显卡插槽供电、芯片组（南桥/北桥）供电等模块。 线性电源供电 这是好多年以前的主板供电方式，它是通过改变晶体管的导通程度来实现的，晶体管相当于一个可变电阻，串接在供电回路中。由于可变电阻与负载流过相同的电流，因此要消耗掉大量的能量并导致升温，电压转换效率低。尤其是在需要大电流的供电电路中线性电源无法使用。目前这种供电方式早已经被淘汰掉了。 开关电源供电：这是自21世纪初以来广泛采用的供电方式，PWM控制器IC芯片提供脉宽调制，并发出脉冲信号，使得场效应管MOSFET1与MOSFET2轮流导通。扼流圈L0与L1是作为储能电感使用并与相接的电容组成LC滤波电路。 其工作原理是这样的：当负载两端的电压VCORE（如CPU需要的电压）要降低时，通过MOSFET场效应管的开关作用，外部电源对电感进行充电并达到所需的额定电压。当负载两端的电压升高时，通过MOSFET场效应管的开关作用，外部电源供电断开，电感释放出刚才充入的能量，这时的电感就变成了电源继续对负载供电。随着电感上存储能量的消耗，负载两端的电压开始逐渐降低，外部电源通过MOSFET场效应管的开关作用又要充电。依此类推在不断地充电和放电的过程中就行成了一种稳定的电压，永远使负载两端的电压不会升高也不会降低，这就是开关电源的最大优势。还有就是由于MOSFET场效应管工作在开关状态，导通时的内阻和截止时的漏电流都较小，所以自身耗电量很小，避免了线性电源串接在电路中的电阻部分消耗大量能量的问题。这也就是所谓的"单相电源回路"的工作原理。 这种开关电源电路也常被称为电压调节模块（VRM）。随着技术进步，部分VRM功能已被集成到CPU内部。例如，Intel Haswell处理器引入了全集成式电压调节模块（FIVR），将核心、显卡等主要VRM集成于CPU内，提高了电压控制精度和能效，同时也降低了对主板供电相数的要求。 单相供电一般可以提供最大25A的电流，而现今常用的CPU早已超过了这个数字，P4处理器功率可以达到70-80瓦，工作电流甚至达到50A，单相供电无法提供足够可靠的动力，所以现在主板的供电电路设计都采用了两相甚至多相的设计。就是一个两相供电的示意图，很容易看懂，就是两个单相电路的并联，因此它可以提供双倍的电流供给，理论上可以绰绰有余地满足目前CPU的需要了。但上述只是纯理论，实际情况还要添加很多因素，如开关元件性能，导体的电阻，都是影响Vcore的要素。实际应用中存在供电部分的效率问题，电能不会100%转换，一般情况下消耗的电能都转化为热量散发出来，所以我们常见的任何稳压电源总是电气元件中较热的部分。要注意的是，温度越高代表其效率越低。这样一来，如果电路的转换效率不是很高，那么采用两相供电的电路就可能无法满足CPU的需要，所以又出现了三相甚至更多相供电电路。但是，这也带来了主板布线复杂化，如果此时布线设计如果不很合理，就会影响高频工作的稳定性等一系列问题。目前在市面上见到的主流主板产品有很多采用三相供电电路，虽然可以供给CPU足够动力，但由于电路设计的不足使主板在极端情况下的稳定性一定程度上受到了限制，如要解决这个问题必然会在电路设计布线方面下更大的力气，而成本也随之上升了。 电源回路采用多相供电的原因是为了提供更平稳的电流，从控制芯片PWM发出来的是那种脉冲方波信号，经过LC震荡回路整形为类似直流的电流，方波的高电位时间很短，相越多，整形出来的准直流电越接近直流。 一个完整的单相回路供电包括1个扼流线圈（电感）、2个MOSFET、滤波电容、PWM控制器芯片以及MOSFET驱动芯片等器件组成。供电相数是衡量CPU供电能力的关键规格，多相设计利于分摊电流、降低温度、支持高功耗和超频。举例说明，主板每相供电的最佳工作功率是25W，而目前主流APU四核处理器APU A8-3850在不超频时TDP功率为100W，如果是一般的4相供电系统，每相供电在25W左右，刚好可以保证处理器稳定工作。若超频至125W，则需5相以上供电以保证稳定。供电相数的选择需与处理器功耗相匹配。在服务器等要求高可靠性的领域，电源回路（VRM）设计还强调相位冗余。例如采用"N+2"冗余设计，当个别相位故障时能被自动隔离，系统仍可正常运行，极大提升了系统可用性。 电源回路的稳定运行依赖于优质元件和良好散热。电感、MOSFET等元件需留有充足的电流余量（建议20%以上），避免在高温高负载下过载损坏。同时，供电模块的散热设计（如加装散热片）对控制工作温度、保障长期稳定至关重要。电源回路对电脑的性能发挥以及工作的稳定性起着非常重要的作用，是主板的一个重要的性能参数。 核心技术：VRM（电压调节模块），通常称为稳压卡，其作用是为系统内集成芯片如CPU、内存等提供稳定的工作电压与需要的电流。在部分高端服务器中，系统内供电采用VRM子卡的设计形式，其设计目标包括提升可维护性与可靠性，每块VRM卡的工作状态能够被实时监测并设有故障告警灯。 一个VRM至少包括一个Phase完成电压转换，根据电流需求通常采用多个Phase并联的方式完成供电；冗余Phase设计可有效避免单Phase故障导致掉电宕机，例如部分服务器的VRM支持N+2冗余设计以提升可用性。VRM在散热结构设计上采用宽大散热器、底部胶条和螺丝紧固件保证功率转换器件与散热器紧密贴合，连接器采用Power Blade结构提供大电流通流路径。VRM子卡在生产后需经过一系列自动化测试，以确保产品符合设计规格与可靠性要求。 FIVR（全集成式电压调节模块）是VRM技术发展的一个方向，例如Intel Haswell处理器将多个VR模块集成到CPU内部，实现更精细化的供电控制以调控CPU核心或整个处理器的功耗与发热。VRM故障案例如电感元件烧毁造成VRM供电模块异常，说明在高性能服务器设计与数据中心部署中，元件参数不匹配或热控设计不足可能引发严重的供电故障。 Intel早在第四代CPU架构（Haswell）就引入了全集成电压调节模块。第一代FIVR技术尽管带来不少好处，但并不成熟，在Broadwell坚持了一代之后，就在第六代CPU（Skylake）中取消了。这其中的原因较多，但最重要的是FIVR带来的发热问题。 就在大家以为FIVR就此销声匿迹之时，Intel在10nm的第一代CannonLake中重新引入了FIVR。尽管CannonLake出货量极小，是个失败的产品，但第二代FIVR技术却由此证明了自己不再受散热问题困扰。在大量出货的真正意义上的10nm Icelake平台上，FIVR不但站稳了阵脚，并开枝散叶，南桥PCH的电压调节模块也被集成到桥片中了，就是说PCH也采用了FIVR技术。从此FIVR广泛发展起来，在最新的一代Intel CPU TigerLake芯片中，采用了第三代FIVR技术；不仅如此，AMD的全线CPU也采用了FIVR技术。 那么什么是FIVR技术？它的广泛推广能给我们带来什么益处？ 什么是FIVR？ 全集成电压调节模块FIVR这里的"全集成"，是相对于传统电压调节模块（VRM）来说。VRM(Voltage Regulator Module, 电压调节模块)是Intel提出来的标准，以期规范主板电气特性和CPU和VRM的通讯协议。 图片出自参考资料 VRM负责将8/4 pin的CPU 12V供电转成CPU的低电压输入。最新的VRM已经是11.1了，可以在Intel官网上下载到。关于它可以详见这篇文章： 看到VRM有spec，有些人认为它是一个模块，实际上它是由几部分组成的： 图片出自参考资料 包括MOSFETs，Chokes（电感）, 电容和PWM芯片。 PWM芯片实现了VID==>电压的逻辑，常见的是ISL6334，支持VRM 11.1标准。 除了CPU的VRM，还有很多其他VR，尤其是CPU旁边的VRM，一般至少五组，CPU被它们的电容和电感仅仅包围，这些电容和电感的多寡和好坏也是众多DIY选择主板的重要依据： 第一代FIVR将五组VR集成到了CPU里面，只在主板上留下了为内存服务的VR： 而这个仅有的VR，也会因为DDR5在DIMM上引入了PMIC后而被整合。 需要澄清一下VR被整合到CPU中，并不是电源上面的12V电源直接连到CPU上了。实际上主板上VRM还是需要的，整个供电过程分为两步：第一步，主板上12V的电源通过VRM转换成1.8v，供给CPU；CPU里面的FIVR将1.8V转换成0.6V到1.3V不等的各种power rail供给CPU内部的不同部分。整个过程如下图： 所以在Icelake和Tigerlake的主板上，在CPU旁边我们还会看到不少显现的电容和电感（只不过少了一些），它们还是在孜孜不倦的为CPU提供干净稳定的电力： 看到这里不少同学可能有些疑问，"主板上硕大的电容和电感都整合到CPU中，可能吗？我怎么没看到呢？" FIVR在哪里？ 如我们前面所述，VRM至少包括三个部分，电压转换逻辑、电感和电容。在FIVR中，他们都被整合在CPU中，是不是很神奇？注意我们这里说CPU，实际上CPU是指整个CPU package，FIVR这三部分，分别分部在CPU的CPU Die中、CPU底座中和CPU底座上。 电压转换逻辑被整合在CPU Die中，采用最新的工艺，它能提供极快的切换效率。电感比较有意思，在CPU基板substrate中，Intel设计了各种金属构型，来达到不同的电感效果： 来源：参考资料 来源：参考资料 形状奇怪，有十数种之多。我们甚至可以在CPU下面看到它们，我们的题图CPU上就有： 红框中就是电感 而笔电CPU，为了更薄，一般的基板设计不了电感，还另外增加了一块： 是不是奇怪的知识又增加了？ FIVR的电容复杂一些，为了给快速切换频率时电压变化提供及时电流响应，在CPU的Die中，集成了MIM（metal-insulator-metal (MIM)）电容，它利用CPU Die中两层金属层，中间夹杂一层绝缘层来达到电容效果： Intel eDRAM中的MIM电容 它和CPU下面的小块，也是电容（老狼：CPU底部的小块是干什么用的？为什么CPU这么多电源引脚？），加上主板上的电容，在三个层面上给CPU提供干净和流畅的电力。 FIVR的好处 FIVR显而易见的好处是能够节省整体BOM成本。尽管它让CPU成本变高，但FIVR让主板设计变简单，减少了主板上的元器件。那么那部分更多呢？据统计，CPU因为FIVR，成本上升1.5美金，而主板BOM成本下降4.5美金。整体拥有成本下降3美金！什么，3美金太少，你不差钱？当我没说。 电感被集成到CPU package的基板上，离CPU目标更近了： 来源：参考资料 注意我红框和绿框标出的部分。这调节电压部分离Die更近，变换电压更加迅速，有Performance的好处；同时转换效率更高，更加省电。 电容更是集成到了CPU Die中，加上最新制程的电压转换逻辑，让FIVR转换频率从传统的1MHz直接变成140MHz，直接提高了两个数量级。这让CPU在做主频转换的时候（PState、Turbo Mode），可以更快的切换主频，也就是升频更快，降频也更快，从而提高效率和省电。 FIVR还提供更多的Power rail，和更多的相位，和PCU结合，能够更好更细颗粒度的管理CPU的整体耗电。据Intel在Haswell统计，电源效率能够提高50%。本文采摘自"大印蓝海科技"，仅代表作者观点，如有侵权或异议请联系我们删除。

最近，华为发表"韬定律"提出以"时间缩微"替代"几何缩微"，以系统性降低时间常数（韬τ）为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。 其中逻辑折叠"是"韬定律"的关键技术路径，指通过‌重构芯片内部信号路径与逻辑单元布局‌（非单纯晶体管缩放），在‌不依赖制程微缩‌的前提下压缩信号传播时延（"时间缩微"），实现单位面积更高算力与能效。麒麟2026芯片将首次商用该技术，属多层级（器件–电路–系统）协同优化，区别于传统3D封装或异构集成。‌‌ 英特尔8088芯片的内部结构 "时间缩微"并非标准芯片设计术语，但若指通过重构信号路径与逻辑布局来压缩关键路径延迟（提升时序性能），核心方法是：关键路径优化、流水线、逻辑复制、寄存器平衡与布局布线协同设计。‌‌ ‌ 关键路径识别与重构‌：用静态时序分析（STA）定位延迟最长路径，减少其逻辑级数（如用组合逻辑化简、高速库单元）、拆分复杂函数（如用进位旁路加法器替代行波进位）。 ‌ 流水线（Pipelining）‌：在长组合路径中插入寄存器，将单周期长延迟拆分为多周期短阶段，提升吞吐率并满足时序收敛。 ‌逻辑复制与高扇出优化‌：复制驱动多个负载的信号源逻辑（尤其是寄存器输出），降低扇出、减少布线延时；对全局信号（如时钟、复位）使用专用网络（如BUFG）。 ‌ 寄存器平衡（Register Retiming）‌：在不改变功能前提下，沿时序路径移动寄存器位置，均衡前后组合逻辑延迟，缩短最差路径。 ‌布局布线协同优化‌：在后端流程中，通过‌floorplan‌预置关键模块邻近性，‌place‌时约束关键路径单元紧凑（如使用placement blockage避免拥塞），‌CTS‌最小化时钟偏斜，‌route‌时对关键网表加高优先级或使用多层金属减RC延时。 ‌并行化与架构级压缩‌：如数据通路并行处理、算术运算树形结构（而非串行链）、分布式算法（如FIR滤波器），从系统层面减少串行依赖。‌‌ 常见的3d-ic设计 memory-on-logic 堆叠实现流程 注："逻辑折叠""韬定律"等说法目前（2026年5月）‌无公开可信技术文档或IEEE/SIA标准支持‌，多见于非正式宣传；实际工业界仍以‌制程微缩+架构/电路协同优化‌为主导，"时间缩微"本质是‌在给定工艺下最大化时序效率‌，而非替代物理缩放。若涉及FPGA，还可利用LUT重构、DSP块直连等；若为ASIC，需结合工艺库的时序模型（如delay、slew）在综合（Synopsys DC / Cadence Genus）中施加约束并迭代优化。‌‌ 最终目标不是"无限压缩时间"，而是‌让关键路径满足目标时钟周期‌，同时控制面积、功耗与可布线性——这需前端（RTL）、综合、后端（P&R）与签核（STA、IR Drop、EM）全栈协同。 逻辑、存储和总线控制部分分立电路 致敬先行 免责声明：本文采摘自"大印蓝海科技"，本文仅代表作者个人观点，不代表萨科微及行业观点，只为转载与分享，支持保护知识产权，转载请注明原出处及作者，如有侵权请联系我们删除。

电化学阻抗谱EIS (Electrochemical Impedance Spectroscopy） 其实是当前汽车BMS的两大趋势之一，另外一个则是无线BMS（wBMS）。但是，对比二者，EIS BMS 的升级需求明显更为迫切。这是因为传统 BMS 对电芯的检测仅停留在温度、电压维度，且多是精度小幅提升，而EIS能拓展检测维度，深入电芯内部，备受行业关注；无线BMS虽能解决菊花链连接的可靠性、安装耗时问题，但并非新技术，目前更偏向储能领域，车载场景因电芯集成方式变化，需求没那么紧迫。 根据行业预测，EIS会在明年开始逐渐上车应用，到2029~2030年左右将成为主流，届时没有EIS 的车辆或难满足市场需求。 不过，虽然市场前景好，但也伴随着挑战。首先，电池包的建模与标定需客户自主完成，由于线束、排布会改变电池包的等效模型，这一过程需要大量测试资源，在一定程度上会增加客户研发阶段的成本；其次，车辆行驶中的EIS激励受限于DCDC功率或马达控制，目前主要在停车、充电时进行EIS测量，暂未实现全工况实时测量。 EIS本身并非新技术，但对客户来说，重点是它能给实际场景带来多大价值。就像是机器人视频里看着酷炫，但关键要想清楚它的应用场景。真正落地难，是因为把EIS作为深入基础研究的厂商很少，实际实践也不足。比如想靠两三个工程师推进这件事，看似简单，实际要做大量建模、标定和测试，需要不少资源支撑，工作量远超预期。 而且多数车厂的反馈很一致：他们知道EIS，也需要它，但研究后觉得这东西有点 "玄学"，有时候有用，有时候没用，所以打算再等等，想等其他人先做出明显效果，看到实实在在的好处后再行动。所以，EIS落地的根本难点，说到底还是它没能拿出让人一眼看到、用户也能切实体会到的明确价值。 正因如此，在追求"短平快"的行业环境下，EIS的发展就更难了。但是，近期，越来越多的消费者和行业人士，意识到提升电池安全性的重要性。因此随着先发案例的效果逐步显现，预计EIS的落地速度将不断加快，这一市场也在徐徐展开。随着恩智浦发布全同步的方案，其他厂商也许也会进一步加码EIS BMS。 EIS技术通过施加不同频率的小振幅正弦波电压 （或电流）作为激励信号，获取不同频率下阻抗的实部、虚部、模值和相位角等数据，并绘制成阻抗谱，即奈奎斯特曲线。 电化学阻抗谱（EIS）检测技术通过向电池施加交流电流激励并分析阻抗响应，可深入获取电芯内部状态信息，如荷电状态（SoC）、健康状态（SoH）、内部短路、析锂等，为电池管理提供高精度实时监测。‌ 传统BMS依赖时域测量（如电压、电流、温度），而EIS基于频域观测，能捕捉毫秒级动态事件，显著提升安全预警和快充控制能力。‌相比于现有的BMS方案采集的信号仅来自电芯外部特征，EIS可无损直接测量电池内部过程，因此EIS被誉为电池的"听诊器"。通过不同频段小的电化学交流阻抗可以反应锂离子在电极材料内部的扩散过程以及电荷在电极和电解质界面处转移的难易程度，因此可以通过EIS检测电池内部的细微变化，如电池温度升高，电解液分解、SEI膜生长、电极材料退化等问题。 EIS数据分析的关键步骤： 1. 首先，通过实验获取EIS数据。 2. 接着，根据电化学系统的特性，推测可能的等效电路元件及其组合方式。 3. 然后，利用专业的EIS分析软件对数据进行曲线拟合。如果拟合结果良好，那么这个等效电路可能就是这个系统的真实反映。 4. 最后，通过拟合软件得到体系的RW、Rct、Cd等参数，并结合电化学知识对这些参数进行电化学意义的解释，进而计算动力学参数。 在NPU上实现AI端侧EIS检测，需综合考虑硬件适配、算法优化与系统集成。‌ 微算子架构通过细粒度计算单元提升并行处理效率，适合EIS的多频点阻抗计算；NPU加速傅里叶变换等核心运算，降低延迟，但需优化资源分配以平衡功耗与精度。‌ 关键技术包括： 低频激励与数字化校正‌：针对车载线束电感影响，采用独立测量线与数字补偿算法，无需硬件改动即可提升测量稳定性。‌ ‌轻量化算法与边缘部署‌：通过6D特征融合（电压、温度、EIS实部、虚部、幅值、相位），简化电化学专业知识依赖，使算法可在32位MCU上高效运行，支持产线筛选与在线监测。‌ ‌安全预警与快充优化‌：EIS可早期识别内部短路（通过阻抗图谱容性半圆倾斜）与锂沉积风险（低频实部突变），提前数小时预警，结合温度梯度与电压数据动态调整充电策略，提升800V快充安全性与效率。‌ 嵌入式电池管理系统（BMS）中集成电化学交流阻抗谱（EIS）检测技术，正通过微算子与神经网络处理器（NPU）的协同加速，推动AI端侧诊断能力的革新。以下从技术架构、核心优势、实现路径及应用前景展开分析。 ‌ 技术架构与核心优势：‌ 传统BMS依赖电压、温度等宏观参数进行状态估算，而EIS通过施加多频交流信号并分析阻抗响应，可穿透电芯内部，直接观测锂沉积、界面副反应等电化学过程，实现从"望闻问切"到"核磁共振"的监测范式升级。‌ 1 微算子作为轻量级计算内核，专为BMS的边缘计算优化，能高效执行EIS数据的频域转换、特征提取等基础运算；NPU则提供硬件级加速，支持复杂AI模型（如深度神经网络）在端侧实时运行，显著提升诊断精度与响应速度。‌ 2 这种融合架构在保证低功耗的同时，将EIS诊断时间压缩至秒级，且无需额外传感器或高成本组件，仅通过微算子调度与NPU算力分配即可实现多通道同步监测。‌ ‌ AI边缘侧BMS实现路径与关键技术：‌ 实现AI边缘端侧EIS检测需突破以下环节：首先，‌硬件集成‌层面，微算子与NPU可嵌入微控制器（MCU）底层，例如恩智浦的BMA7418芯片通过18通道AFE采集电压、温度及EIS实部、虚部等多维数据，由微算子预处理后交由NPU执行模型推理；其次，‌算法轻量化‌方面，边缘模型需适配资源受限环境，如采用知识蒸馏或稀疏化技术压缩神经网络规模，同时微算子可封装通用算子（如快速傅里叶变换）降低开发门槛；最后，‌系统协同‌上，微算子负责实时数据流调度。 免责声明：本文采摘自"大印蓝海科技"，本文仅代表作者个人观点，不代表萨科微及行业观点，只为转载与分享，支持保护知识产权，转载请注明原出处及作者，如有侵权请联系我们删除。

电学层析成像技术 电阻层析成像是一种基于电学原理，通过测量物体表面电阻抗变化来重建内部电导率分布图像的非侵入式过程层析成像技术。该技术通过在被测物体表面安装电极阵列，施加电流激励并测量边界电压，进而反演物体内部电阻或电导率的分布情况，以层析图像形式展现。它具有非侵入、无辐射、成本较低、速度快等特点，在工业过程监测、生物医学研究、地质与环境探测等领域有应用。该技术自发展以来，在软硬件及应用方面不断推进，受到多个领域的重视。 定义与概述 电阻层析成像（Electrical Resistance Tomography，ERT）是一种基于被测物体导电介质分布的非侵入式过程层析成像技术，其通过测量物体表面的电阻抗变化来重建内部电导率的分布图像。该技术通过在被测物体表面安装电极阵列，施加电流激励并测量边界电压，最终通过反演算法重建内部电导率分布图像。 电阻层析成像具有非侵入、无辐射、成本较低、实时性、可视化、结构简单坚固、适用范围广等特点，同时也存在分辨率相对较低、图像重建复杂等局限。 电阻层析成像属于电学成像技术的一种，该技术通过对被测物体施加电激励并检测边界电学测量值变化，以重构内部电学参数分布。电学成像技术主要包括电容层析成像（ECT）、电阻层析成像（ERT）、电阻抗层析成像（EIT）以及电磁层析成像（EMT）。电阻层析成像与电阻抗层析成像（EIT）设备结构相似。 原理与技术 电阻层析成像（ERT）是一种基于电学原理的非侵入式过程层析成像技术，其核心目标是通过测量物体表面的电阻抗（主要是电阻或电导率）变化，来重建物体内部电导率的分布图像。该技术的核心涉及正问题（已知电导率分布计算边界电压）和逆问题（已知边界电压反演电导率分布）的求解。 电阻层析成像技术的理论基础为电磁场的似稳场理论。其工作过程是在被测物体表面布置电极阵列，通过激励源向电极注入电流并测量其他电极的边界电压，利用这些测量数据通过反演算法重建物体内部的电导率分布。正问题的求解是逆问题求解和图像反演的基础。常用的图像重建算法包括线性反投影算法、Landweber迭代算法、共轭梯度算法等，以及基于深度学习（如长短期记忆神经网络）和稀疏表征的新方法。 一套典型的电阻层析成像系统主要由传感器阵列（通常是安装在管道、容器或被测区域外周的电极环）、数据采集系统（含激励源和测量电路）、控制系统、图像重建计算机与软件等关键部分组成。 该技术的主要特点为非侵入式、无辐射、成本较低、速度快、结构简单坚固、适用范围广。ERT系统能够连续、快速地获取边界测量数据，实现实时、动态的在线监测，适用于多相流过程的检测。 电阻层析成像技术当前面临的主要局限包括成像空间分辨率相对较低、对被测物的导电性有要求、图像重建复杂。其图像重建属于受"软场"效应影响的严重病态逆问题，算法复杂且解不唯一。测量易受电极接触阻抗、噪声干扰，且三维成像及传感器优化仍是研究难点。 发展历程 电阻层析成像(Electrical Resistance Tomography简称ERT)技术作为一种新兴测量技术，受到越来越多领域的重视。2003年，《仪器仪表学报》刊文对其发展历程、软硬件进展及应用现状进行了综合阐述，并指出了发展中急需解决的问题。ERT技术发展至今，仍有一些理论难点和技术瓶颈制约着ERT技术在两相流检测中的发展和工程应用，例如对ERT敏感场的研究大多集中在二维模型而对三维模型的研究甚少，以及如何提高ERT系统的信噪比与实时性等。近年来，图像重建算法不断进步，例如提出了基于长短期记忆神经网络(LSTM)+全连接神经网络的ERT图像重建算法，以及基于压缩感知和深度学习的稀疏表征成像算法等。随着理论、硬件及算法的持续突破，ERT技术正从实验室研究走向更广泛的工业与科研实际应用。 应用领域 电阻层析成像（ERT）作为一种非侵入、无辐射、可在线测量的过程成像技术，已广泛应用于多个领域，实现对内部物理、化学或生物过程的实时、动态可视化监测。 医学应用 主要用于胸部电阻抗断层成像（EIT），实现无创、无辐射、床旁实时监测肺通气分布，指导急性呼吸衰竭患者的呼吸支持策略，如呼吸机参数设置、俯卧位通气效果评估和撤机预测等。在重症监护中，EIT可动态连续监测患者肺部通气情况，敏锐捕捉通气异常并直观呈现，为诊疗提供指导，并可辅助医生个性化设置呼吸机参数。 工业过程监测 广泛应用于石油、化工、冶金、能源等领域，具体应用包括管道多相流可视化监测与流动状态分析、反应器内部混合状态与反应进度监测、流体参数测量以及过程故障诊断与预防。国产ERT/ECT系统已实现模块化设计，可组合成单模态或双模态系统，应用于各种混合器、分离器、热交换设备及化学反应设备等。在化学工程中，ERT还可用于监测分离和相边界，如放射性废物分离和液-液界面估计，以及浓度监测，如牛奶加工中的总固体含量测量。 地质与环境工程 在结构健康监测中，用于混凝土结构内部损伤与受热状态的成像监测。在环境修复监测中，用于有机污染场地修复过程的动态监测，耦合反应运移模型可定量监测化学氧化过程，破解ERT数据的多解性，实现对各化学组分时空分布的准确监测与预测。在岩土工程加固监测中，用于微生物诱导碳酸钙沉淀（MICP）加固土体过程的精细监测与效果评价，通过电阻率变化表征微生物浆液迁移与碳酸钙沉淀分布。 两相流检测 作为ERT最具前景的研究方向之一，主要用于气/液等两相流型的可视化检测。该方向的研究致力于克服三维敏感场建模、传感器频率特性、图像重建算法精度以及系统信噪比与实时性等技术瓶颈。 研究进展与展望 电阻层析成像（ERT）技术作为一项受到广泛重视的新兴测量技术，其研究聚焦于提升成像质量、系统性能与应用深度。近年来，随着ERT技术在医疗、地质勘探、工业过程、多相流检测等领域的迅猛发展，它已经成为可视化检测领域的代表技术和研究热点。 图像重建算法 ERT图像重建算法的研究是提升成像质量的核心。传统算法包括线性反投影、Landweber迭代、牛顿-拉夫逊、共轭梯度等。近年来，基于人工智能的算法成为研究热点，例如提出长短期记忆神经网络(LSTM)与全连接神经网络结合的ERT图像重建算法，提出改进的粒子群算法用于ERT图像重建，与Landweber算法相比，图像精度可提高近50%，以及基于压缩感知(CS)理论和深度学习，研究结合自编码器(AE)与极限学习机(ELM)的深度降噪自编码器(DDELM-AE)和改进的K-SVD算法等稀疏表征方法。 传感器与系统优化 为提高测量精度与系统性能，传感器与硬件系统的优化是关键方向。研究包括通过建立三维敏感场模型，深入探讨电极尺寸对场分布的影响，并对"边缘效应"进行量化分析。研究电极的频率特性及"连接阻抗"对测量结果的影响，发现增加电极面积可以减小"连接阻抗"的影响，获得更稳定的频率特性。提出将正交设计与模糊分析相结合的ERT传感器多指标优化方法，通过定义指标满意度(ERTIS)和综合满意度(ERTIOS)，优化电极高度、宽度及数目等结构参数。为提高系统信噪比和实时性，提出了基于双极性脉冲电流激励的测量模型，并设计了高速放电电路来消除电极极化效应产生的残留电势噪声。 多模态与融合技术 为获取更全面准确的信息，多模态成像与多技术融合成为发展趋势。ERT可与电容层析成像(ECT)等其他电学成像技术组合，构成ERT/ECT双模态系统。此外，ERT正与过程模型深度耦合，例如将ERT与反应运移模型相结合，用于有机污染场地修复过程的动态监测，该耦合方法能够破解ERT数据多解性难题，准确预测修复过程中各化学组分的时空分布，实现精确修复与智慧管理。 当前挑战与未来展望 尽管ERT技术取得显著进展，但仍面临诸多挑战：对ERT敏感场的研究大多集中在二维模型，对三维模型的研究甚少；"软场"特性导致成像问题具有强非线性；需要开发更高精度、更快速的图像重建算法，特别是基于人工智能的算法；需进一步提高ERT系统的信噪比与实时性，以满足工业在线检测的严苛要求。未来，ERT技术将继续向高精度、智能化、实时化、多模态融合及拓展新兴应用领域方向发展。免责声明：本文采摘自"大印蓝海科技"，本文仅代表作者个人观点，不代表萨科微及行业观点，只为转载与分享，支持保护知识产权，转载请注明原出处及作者，如有侵权请联系我们删除。

ADI有一款很棒的多功能口袋仪器 - ADALM2000（简称M2K）,强大到什么程度？用一张图来展示一下吧： 2000块钱的掌中仪器，配上电脑端的Scopy软件，就可以代替近10种通用仪器，当然它的指标没有通用仪器那么高，但对于教学实验、日常的电路板调试也已经足够了。 至少我们的硬件研发团队，人手一个M2K，共用一款来自Tek的高端示波器，五六台Rigol的示波器和信号发生器在角落里吃灰或者成为我拍摄视频的背景板了。 如此喜爱，所以我们电子森林也对这个神器做了不少功课，整理了完整的： 综合资源：https://www.eetree.cn/doc/103 实验资源：https://www.eetree.cn/doc/1298 并发起了多次活动： M2K是款硬件、软件、数据接口全部开源的学习平台，是工程师学习模拟电路的工程化设计以及做进一步产品开发非常好的参考平台。理论上，你可以比照它的开源设计自己搓出一台多功能的口袋仪器，我相信很多人已经这样做过，但最终你做出来的产品从性价比上肯定不如它有优势，因为这个M2K的BOM成本（如果你自己买料的话）就已经超过它的售价。更别说你对ADI器件的使用能力还远逊于原厂的设计者，做出来的东西肯定性能打折扣。 当然，除了它的硬件性价比高之外，它搭配的软件Scopy也非常好用。唯一让我觉得不方便的就是这么多的功能挤在一个屏幕上，用了两年之后发现还有很多功能没有用到，或者费半天劲才找出来。当然更重要的是它没有AI的功能。 我想用AI来重构仪器界面的梦想由来已久（已经快10年了，当初没有想到AI，也没有想到AI现在这么厉害）： 1 常说，仪器是我们的眼睛，其实言下之意，仪器只是一个信息显示终端。我们平时用它，要么只看时域的波形，要么只看频域的谱线，获取的信息也只是 - 频率是多少、幅度有多高、有杂波、有过冲。。。究竟看到的这些跟电路有什么关系？多数人其实没有足够的知识去做分析；很多时域波形上的噪声可以通过频谱来大致确定其来源，但有多少工程师会结合二者一起看呢？ 尝试一下，你把示波器屏幕上的波形拍照下来，传给"最好用"的大模型；再进一步，你把它的FFT之后的频谱也拍照传给大模型；更进一步，你把你正在测量的电路的PCB板图（最好有示波器探头测试位置的照片）、原理图一并传给大模型，你会发现大模型真的能帮你神奇地定位出问题，很快！ 真实的故事 - 我们一位资深工程师调试了两天的电路仍然解决不了板子上自激震荡的问题，我让他将板子的照片、原理图以及示波器上的波形照片传给大模型，大模型指示在反馈电阻上并联一个小于10pF的电容，振荡问题瞬间解决。 M2K有示波器可以看时域波形、有频谱仪可以看频域波形、有网络分析仪可以测频响曲线和相位曲线，如果把它们都结合在一起呢？ 如果在把电路仿真功能（好的大模型能够看懂PDF或图片格式的原理图并直接给出电路分析和仿真结果）也结合在一起呢？ 即便资深的硬件工程师（包括我遇到过的高手）也很难在短时间内将这些信息组合在一起来分析电路上存在的问题。 但大模型可以啊！它只要把仪器捕获的多周期的波形数据进行分析，就可以得出更多显示屏上显示的信息之外的更多信息。 拥有数据的仪器不应该只是个"显示终端"，更应该是一个"智能诊断中心"！ 2 我们调试电路时的对象，专业词汇叫DUT（Device Under Test），其测量的过程本质上就是通过信号源发出的已知的激励信号（因）以及通过数据采集设备，比如示波器、频谱仪（果），推断出待测设备的电路导致的因到果的变化，从而对其特性进行判断。 但，我们多数的调试，只看到多种因素混杂在一起的"果"，而"因"只是工程师基于单一要素的前提假设，穷其一周时间仍然对着乱糟糟的波形发呆。 没有反馈机制构成闭环的测试系统不是一个好的测试系统。 不善用信号发生器的工程师不是一个好的工程师，不理解下面这张图的功能的工程师也不是一个好的工程师。 我们不能指望多数工程师都是好工程师，能做的事情就是让仪器更智能化 - 如果我们在测试系统中将信号源和数据采集紧密结合在一起，构一个完整的闭环测试系统，通过改变信号源（因），看采集到的数据（果）发生什么变化，从而可以迅速判断出DUT的因果关系。 所以，测试的架构也要改变，必须将信号源深深嵌入到系统中。 基于上述，我想借助开源的ADALM2000来做一些尝试： 先重构一个基于Web的界面，毕竟那些时域波形和频谱的直观显示还是非常重要的，先叫它Web-Scopy吧。 在Web-Scopy上植入AI分析的功能 上传原理图和PCB布局布线文件，让AI结合实际的设计工程文件对电路进行分析 再通过截图看一下： 设备连接，还是需要本地安装一个Bridge程序 双通道示波器功能 双通道信号发生器 实时电压表 双路可调输出电压源 双通道频谱分析仪 逻辑分析仪 设置功能： 10个常用的实验模版 报告模版： 实现方案： 一、整体架构 系统采用 Web 前端 + 本地 Bridge + AI 服务 三层架构。 浏览器负责仪器 UI 和交互 Bridge 作为本地后端通过 libm2k 驱动 ADALM2000 硬件 AI 层则提供规则引擎与大模型诊断能力。 前端与 Bridge 之间通过 localhost 上的 HTTP（控制指令）和 WebSocket（实时数据流）通信。 二、技术栈选型 前端 推荐 React + Vite + TypeScript，状态管理用 Zustand，数据请求用 TanStack Query，波形绑定用 Canvas 2D 或 WebGL（大数据量时），Web Worker 做 FFT/降采样计算。 Bridge 后端 MVP 阶段用 Python FastAPI + libm2k 的 Python binding，numpy/scipy 做测量计算，性能优化阶段可逐步用 Rust 重写关键路径。 AI 层 本地规则引擎用 Python 实现，大模型接口对接 Claude API 或其他 LLM 服务。 三、数据流核心设计 实时采样链路为：ADALM2000 → libm2k → Bridge 采样线程 → Raw Buffer → 降采样/峰值保真压缩 → WebSocket 推送 Display Buffer → 前端 Canvas 渲染。 关键是 Raw Buffer 与 Display Buffer 分离 - 原始数据保留用于精确测量和导出，降采样后的数据用于 UI 渲染，保证 20-30 FPS 的刷新率。 AI 分析链路则从测量结果中提取结构化特征，先过规则引擎检测常见故障（削顶、偏置异常、振铃等），再将特征摘要送入 LLM 输出诊断结论。 当然，目前的数据还是采用的Mock数据，真实的数据还没有接入进来，我们需要写一个桥接的软件来将ADALM2000采集到的数据传递到浏览器中。在大模型的帮助下，这个桥接的软件也应该很容易搞定。免责声明：本文采摘自"电子森林"，本文仅代表作者个人观点，不代表萨科微及行业观点，只为转载与分享，支持保护知识产权，转载请注明原出处及作者，如有侵权请联系我们删除。

将模拟信号放大的原因主要有以下几个：信号强度不足：许多传感器和信号源产生的信号强度较弱，无法直接被后续的电子设备（如模数转换器、放大器、滤波器等）处理。放大信号使其达到合适的电平，以便后续处理和分析。提高信噪比：弱信号在传输和处理过程中容易受到噪声的影响。通过放大信号，可以相对减小噪声的影响，从而提高信噪比，使得信号更清晰、更可靠。

英伟达的DGX和HGX平台都是为AI和高性能计算(HPC)设计的，但它们在设计理念、定制化程度以及目标市场等方面存在一些差异。DGX是英伟达提供的软硬件完整封装，无法定制的标准化一体机，英伟达DGX推出的最主要目的，是卖给不差钱的客户，提高客单价和利润率。

为了满足高性能计算（HPC）和人工智能（AI）的计算需求，人们需要一种可扩展的封装。片上基板（CoWoS）是一种先进的封装技术，具有封装尺寸更大、I/O 连接更多的优势。它允许 2.5D 和 3D 组件堆叠，实现同质和异质集成。以前的系统面临内存限制，而当代数据中心则采用高带宽内存（HBM）来提高内存容量和带宽。CoWoS 技术可在同一集成电路平台上实现逻辑 SoC 和 HBM 的异质集成。

MOSFET，全称金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor），是一种非常重要的电子元件，广泛应用于各种电子电路中。它的基本作用是作为一个开关，控制电流的流动。MOSFET有不同的类型，包括平面、沟槽等。

电压检测分反馈检测，反馈检测。一般小电流电源采用近端反馈，如下电路为检测电路。分压电阻及反馈线靠近电源输出（输出电容）处放置，并单端信号反馈即可。

在硬件设计中，PCB设计是其中非常重要、不可或缺的一个步骤。对于一些简单的产品，PCB设计可能只是简单地把所有的器件、网络对应地连接起来。而对于高速电路、射频电路，PCB的设计直接影响到产品的功能是否正常、产品是否能满足入市的要求。下面，将从PCB设计的流程、PCB布局、PCB布线、PCB设计检查表四个方面做介绍。

自20世纪90年代中期之后，集成电路封装体的外观（形状、引脚样式）并未发生重大变化，但其内部结构发生了三次重大技术革新，分别为：倒装封装技术、系统级封装技术和晶圆级封装技术。

20世纪80-90年代，集成电路运算速度不断进步，可集成门电路高达数百万甚至数千万只，I/O数量达到数百至1000以上。这种情况下，原来四边引出的QFP、QFN封装形式已不能满足高I/O数量的要求，封装引脚由周边型向中央渐进发展成阵列型。20世纪80年代最先发展出的阵列封装为 PGA（针栅阵列封装），将芯片封装成带有方阵形式的插针引脚接口，应用时将这些插针直接插入PCB板对应的插孔底座。

自1947年美国电报电话公司（AT&T）发明第一只晶体管开始，半导体封装也随之出现。为了便于在电路上使用和焊接，封装体要有外接引脚；为了固定微小的半导体晶粒，要有用于支撑的底座；为了保护晶粒不受大气环境等的污染，也为了坚固耐用，就必须有把晶粒密封起来的外壳等。20 世纪50年代，首先出现了以三根引脚的TO（小型晶体管外壳）封装。

实际上，人们往往把运算器和控制器合并称为中央处理单元——CPU。单片机除了进行运算外，还要完成控制功能。所以离不开计数和定时。因此，在单片机中就设置有定时器兼计数器，其基本结构与本连载之（二）中的举例类似。到这里为止，我们已经知道了单片机的基本组成，即单片机是由中央处理器（即CPU中的运算器和控制器）、只读存贮器（通常表示为ROM）、读写存贮器

对于Si IGBT器件来说，一共产生了297kW的总发热，其中IGBT的通态损耗Vcesat占比最大，其次是关断损耗Eoff，这不是巧了这是，恰巧这俩是最不好对付的。。一般是你优化了这个，另一个指标就变差了。

在2.1KW以内的电磁加热领域，CRMICRO 推出了性能优异的1200V和1350V逆导型IGBT，适用于单通道开关/半桥拓扑的应用；产品参数余量充足，可有效降低电网波动导致的终端失效率。

本文目录： 车载DC/DC变换器概述，车载DC/DC变换器主要指标，车载DC/DC变换器拓扑，北汽三合一主芯片清单，广汽(富特)DC/DC变换器拆机照片

今天分享一个基于双MCU/DSP控制的OBC设计

PDU，高压配电箱，如上图蓝色框，保障系统动力电能的传输，是动力电池与各高压设备的电源和信号传递的桥梁，并随时检测整个高压系统的绝缘故障、断路故障、接地故障及高压故障等